Texas Instruments 的 LMK04208 是高效能時脈調節器,具有卓越的時脈抖動清除、產生及分配功能,含有進階特性,可滿足新一代系統的要求。 雙迴路 PLLatinum™ 架構使用低雜訊 VCXO 模組實現 111 fs rms 抖動(12 kHz 至 20 MHz),或使用低成本外接晶體及變容二極體實現 200 fs rms 以下抖動(12 kHz 至 20 MHz)。
此雙迴路架構包含兩個高效能鎖相迴路 (PLL)、一個低雜訊晶體振盪器電路,以及一個高效能電壓控制振盪器 (VCO)。 第一個 PLL (PLL1) 提供低雜訊抖動清除器功能,第二個 PLL (PLL2) 則執行時脈生成。 PLL1 可配置成搭配外接 VCXO 模組使用,或與具有外接可調式晶體和變容二極體的整合式晶體振盪器使用。 用於極窄的迴路頻寬時,PLL1 採用 VCXO 模組或可調式晶體的優異進端相位雜訊(偏移低於 50 kHz)清理輸入時脈。 PLL1 的輸出用做 PLL2 的清理輸入參考,以鎖定整合式 VCO。 PLL2 迴路頻寬可經過最佳化,以清理遠端相位雜訊(偏移高於 50 kHz),其整合式 VCO 效能超越 VCXO 模組或用於 PLL1 的可調式晶體。
特點 |
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- 超低 RMS 抖動效能
- 111 fs RMS 抖動(12 kHz 至 20 MHz)
- 123 fs RMS 抖動(100 Hz 至 20 MHz)
- PLL1
- 整合式、低雜訊晶體振盪器電路
- 失去輸入時脈時為保持模式
- PLL2
- 標準化 PLL 背景雜訊:-227 dBc/Hz
- 相位偵測器頻率高達 155 MHz
- OSCin 倍頻器
- 整合式、低雜訊 VCO 或外接 VCO 模式
- 兩個備援輸入時脈,含 LOS
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- 雙迴路 PLLatinum™ PLL 架構
- 50% 工作週期輸出分配、1 至 1045(偶數和奇數)
- 六個 LVPECL、LVDS 或 LVCMOS 可編程輸出
- 數位延遲︰固定或動態調整
- 25 ps 步階類比延遲控制
- 7 個差動輸出、多達 14 個單端
- 時脈率高達 1536 MHz
- 零延遲模式
- 啟動時三個預設時脈輸出
- 多重模式︰雙 PLL、單 PLL、時脈分配
- 工業溫度範圍:-40°C 至 85°C
- 3.15 V 至 3.45 V 工作電壓
- 64 引腳 WQFN 封裝 (9.0 mm x 9.0 mm x 0.8 mm)
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